用于测量数字电路抖动的波形扩展方法

　　摘 要： 为了解决当下无法实时地对芯片内高频数字信号抖动进行精确测量等问题，本文提出了一种可以将高频数字方波信号低频化的扩展器电路结构。该扩展器对高频数字信号的边沿进行采样和输出，在完整保留信号抖动的同时将输入的高频数字信号实时展开成周期为预设值的低频方波信号。晶体管级的仿真实验和 MSI(Medium-Scale Integration，中规模集成电路)板级验证表明：该方法能扩大信号相邻边沿的时间间隔，同时保留原信号的抖动特性，可以用来测量频率达数吉赫兹的高频数字信号的抖动且测量精度非常高(误差小于 0.7%)。该扩展器结构简单，可集成于芯片内部用以实时且精准地测量片内高频数字信号的抖动。

　　关键词：数字电路;抖动测量;波形扩展

　　引 言

　　数字信号的一个重要特性是抖动[1-3]。抖动是信号到达时间的涨落。数据信号与时钟信号的抖动均会严重影响电路性能[4-6]，可能造成时序违例并导致出错。对抖动进行测量，能评估电路的稳定性，诊断电路出错原因，是数字电路重要的测量技术[7-9]。数字集成电路的片内信号，通常以数百兆赫兹甚至吉赫兹的频率进行高低切换。测量这种高速切换信号的抖动具有较大的挑战。芯片位于封装内，示波器等测量设备的探头无法触及测试点。探头的寄生电容常在 pF 量级，而片内电路的驱动能力在 fF量级，因此即使让探头接触到片内信号，强大的负载效应也会改变片上信号的波形。

　　目前国内外的研究人员主要采用间接测量的方式来评估片内高频数字信号的抖动，例如：基于时域相位抖动和频域相位噪声之间的数学关系来估算抖 动 大 小 的 测 试 方 法 [10-12] ;基于 DSP(Digital Signal Processing，数字信号处理)测量系统的测试方法[13];以及在测量超高频信号的抖动时最常用的频域幂律积分法和 ADC(Analog to digitalconverter，模拟数字转换器)相干采样法[14]等。

　　这些方法需要复杂的测试设备，无法集成于芯片内部使用，与此同时这些方法的测量精度往往较低且大多都不能实现实时测量。近年来较为热门的片内测量技术可以在更低的测量成本下达到更高的测量精度[15]。但它们使用非常复杂的嵌入式电路来测量信号波形，然后经过后续分析得到抖动特性。这种方法的造价高，操作复杂，设计时容易出错，抖动测量的结果也不明确。

　　因此，如果能将片内信号引出到片外，由成熟的示波器等设备来测量[16-17]，那将方便许多。但是将片内高速信号引出，要求芯片的 IO(Input/Output，输入/输出)电路的响应速度与片内内核电路相同，而在许多工艺库中，“IO”电路的速度比内核电路要慢一个数量级，因此无法直接输出内核的波形。为了解决上述问题，有必要探索一种波形扩展的方法，将高速切换的信号转换为低速切换的信号，使用这种方法可以把内核信号通过“IO”电路发送到片外。

　　这种转换必须保留原内核信号的抖动特性，这样才能使用外部设备把片内波形的抖动测量出来。本文提出一种满足以上要求的扩展器结构。该扩展器电路结构简单，可集成于芯片内部。由晶体管级仿真实验和 MSI 板级验证的结果可以看出：基于本文所提出扩展器结构的抖动测量方法在实现实时测量抖动的同时，可以达到比传统测量技术更高的测量精度。

　　1 波形展开电路结构与工作原理

　　1.1 波形展开电路结构

　　本文提出一种可集成于芯片内部且具有波形展开功能的电路结构以用于片内高频数字信号的抖动测量等领域。该电路在工作时，四个模块相互配合，在保留高频输入信号抖动的同时将其展开成周期为预设值的低频数字信号并输出。

　　该电路由两个 D 触发器，若干个逻辑门和四个延时单元共同组成。其中，延时单元可由若干个宽长比为特定值的静态 CMOS 反相器级联构成。

　　1.2 波形展开电路的工作原理

　　该波形展开电路在其每个工作周期内对输入的高频数字信号某个周期的波形进行采样(假设被采样的波形周期长度为 x)。被采样的单周期高频信号会被展开成周期值为 x+y(y 为某预设值，其大小由延时单元 2，延时单元 3 与延时单元 4 的延时长度共同决定)的低频方波信号后输出。当一个周期的低频波形输出结束时，电路中的反馈模块会对采样模块中的两个 D 触发器清零，使电路自动开始下一个工作周期的采样工作。因此，该电路在启动后会连续地进行波形展开工作，在保留输入高频方波信号抖动的同时，将其放大成周期为预设值的低频方波信号。

　　2 仿真实验验证结果

　　针对所设计波形展开电路功能和性能的仿真是在 HSPICE 软件上使用中芯国际 130 纳米工艺完成的，所得仿真数据表明该波形展开电路在测量信号抖动时精度非常高，且其工作频率可以达到吉赫兹的量级。

　　2.1 验证电路功能的正确性

　　当输入信号为周期长度循环变化(单个循环内的周期值大小依次为：9ns;10ns;11ns) 的时钟信号时。

　　2.2 测评电路的性能

　　1) 测评方法介绍，由 100 个静态 COMS 反相器串联形成的反相器链用来模拟实际电路中数字信号经过的电路途径，该反相器链的电源端与叠加了干扰信号的 1.2 伏直流电源(电源端 A)相连接。当周期大小恒定的无抖动高频数字信号经过该反相器链后从节点 b 输出时就会含有大小随机的抖动，再经过一个电源端与 1.2V 直流电源(电源端 B)相接的静态 CMOS 反相器进行幅值恢复(利用了静态CMOS 反相器的再生性)后从节点 c 输出幅值为 1.2V且含随机抖动的数字信号，该数字信号便可以输入至所设计的波形展开电路中用来测评所设计电路的性能。

　　2) 性能测评的仿真结果在进行性能测评仿真时，节点 a 处输入频率为100 兆赫兹的理想方波信号，电源端 A 的 1.2 伏直流电上先后叠加幅值均为 0.6V 但频率不同的正弦信号作为干扰信号。

　　(1)电源端 A 上叠加 80 兆赫兹干扰 当电源端 A 上叠加 80 兆赫兹的干扰信号时对所设计的波形展开电路进行性能仿真所得到的关键节点处的输出波形。

　　数字信号的抖动会对电路产生巨大的负面影响[18]，而实际的应用中我们最关注的是其抖动的最大值。尤其是对信号的信噪比等参数有着巨大影响的时钟信号[19]，其抖动的最大值直接决定了该时钟信号是否会导致电路在工作时出现逻辑错误。因此在分析性能测评结果的时候我们主要研究所设计的波形展开电路输出抖动的最值在多大程度上与输入高频信号抖动的最值相吻合，以及采样多少个周期后可以将输入时钟的抖动最值反映出来。

　　3 电路板级硬件原型验证结果

　　在进行硬件原型验证时，在所设计的波形展开电路的波形输入端输入频率约为 5 兆赫兹且带有随机抖动的数字时钟信号，则在波形输出端得到频率约为 0.3 兆赫兹且完整保留有输入时钟信号抖动的低频方波信号。在示波器上观测到的高频含抖动输入时钟信号和周期被放大成预设值的输出端低频方波信号的波形。

　　输出低频信号高电平长度与输入高频信号周期值的抖动情况一致，二者均以约 10 纳秒的间隔在近似相等的幅度范围内抖动，抖动幅值分别为 0.03 微秒和 0.029 微秒。由此可见，本文所提出的电路结构应用在实际电路中时可以将高频的数字信号展开成周期为预设值的低频方波信号，并完整保留输入高频信号的抖动。

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　　4 结论

　　为了解决当下抖动测量技术的设备复杂，难以集成到芯片内部，无法实现实时测量以及测量精度较低等问题。本文提出了一种结构简单，能集成于芯片内部的波形展开电路，其核心功能在于可以在完整保留输入高频数字信号抖动的同时将高频数字信号实时展开成周期为预设值的低频方波信号。

　　由晶体管级的仿真实验和 MSI 板级验证的结果可以看出，本文所提出的电路结构实现了预设的功能且具有优越的性能。该电路结构可以广泛地应用于片内高频数字时钟信号抖动测量等领域，同时也可用于解决高频数字信号的实时展开等难题。但在进行晶体管级仿真的时候我发现：当输入信号的频率达到吉赫兹的量级时，该电路对抖动的测量精度会有小幅度的下降。未来或许可以通过调整电路中各个延时单元的延时长度等方法进一步提高该电路的测量精度和工作频率。

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　　作者：王一雄 粟 涛